El hardware de código abierto diseñado en Barcelona ya cuenta con la segunda generación de procesadores RISC-V Lagarto
El Instituto de Microelectrónica de Barcelona del CSIC participa en la creación de este nuevo chip, que ha sido bautizado con el nombre DVINO. Incorpora una reestructuración del diseño inicial con mayor concurrencia, así como algunos bloques IP propios. Es la segunda generación de chips de código abierto, los primeros diseñados en España, un proyecto con el Instituto Politécnico Nacional de México, el Barcelona Supercomputing Center, el CSIC, la Universidad de Barcelona y la Universidad Politécnica de Catalunya.
La nueva generación de procesadores Lagarto, un chip de código abierto basado en el repertorio de instrucciones ISA RISC-V, se ha mandado a fábrica a través del programa europeo Europractice. El diseño, bautizado como DVINO (acrónimo de DRAC Vector IN-Order), incorpora muchas novedades al hardware y supone una mejora del procesador que se lanzó hace dos años. El procesador RISC-V Lagarto original proviene del IPN en México y es la base de estos desarrollos iniciales liderados por el BSC. Es el primer chip procesador de estas características diseñado en España.
El Instituto de Microelectrónica de Barcelona (IMB-CNM-CSIC) ha participado en la creación de esta segunda generación de procesadores Lagarto junto al Barcelona Supercomputing Center (BSC), que lidera el proyecto, la Universitat Politècnica de Catalunya (UPC), el Instituto Politécnico Nacional de México, y la Universidad de Barcelona, entre otros. El nuevo diseño es uno de los resultados del proyecto DRAC (Designing RISC-V-based Accelerators for next generation Computers), que busca facilitar el desarrollo de hardware de código abierto en Europa, que históricamente ha dependido de firmas estadounidenses y asiáticas para suplir estas necesidades tecnológicas.
Mitigar la dependencia europea en el ámbito de los procesadores
El proyecto DRAC cuenta con financiación de la Unión Europea, la cual tiene entre sus objetivos estratégicos mitigar la dependencia y vulnerabilidad tecnológica europea en el ámbito de los procesadores. Un ejemplo de esta vulnerabilidad son las recientes crisis en el sector, con escasez de chips en los principales nodos tecnológicos de fabricación situados principalmente en Estados Unidos y Asia, y las consiguientes dificultades de abastecimiento de procesadores.
El objetivo final del proyecto es avanzar hacia las estrategias open source y poder ofrecer en abierto los procesadores y el código HDL de sus diseños para su uso en actividades de formación, investigación y desarrollo. Esta meta de alcanzar un hardware y un software en abierto, indica Lluís Terés, investigador del CSIC en el IMB-CNM, "nos debe llevar a una competitividad más sana, abierta, colaborativa y, por ende, a mejores y mayores competencias de nuestro ecosistema basado en Formación-Investigación-Innovación". Un escenario donde "la empresa deberá jugar un papel importante y relacionarse con los otros actores no solo en términos de transferencia tecnológica, sino también, y más importante, en términos de colaboración estrecha y abierta".
"El nuevo diseño integra un núcleo del Lagarto inicial con una unidad de procesador RISC-V vectorial (VPU, Vector Processor Unit) e incorpora algunos bloques IP propios como un PLL y un ADC-16bits", explica Lluís Terés, que está involucrado en el proyecto desde su inicio en 2019.
DVINO ha sido íntegramente diseñado en Barcelona y sus principales novedades son la actualización de la ISA a la versión 2.1, el desarrollo de una unidad de procesamiento vectorial, la creación de bloques IP específicos, para mejorar las frecuencias de reloj (PLL) y facilitar una interfaz analógico-digital con sensores (ADC), así como la incorporación de nuevos controladores de memoria (SDRAM o HyperRAM). Todo esto ha supuesto un incremento de área de x3.5 sobre el prototipo previo en el mismo nodo tecnológico, CMOS de 65nm.
"El procesador DVINO es un paso muy importante en la estrategia del BSC de crear procesadores de código abierto desarrollados en Europa y aptos para computación de altas prestaciones, Internet de las Cosas y otros dominios", explica Miquel Moretó, del BSC y coordinador del proyecto DRAC. Estos planes siguen adelante con múltiples proyectos liderados por el BSC como la plataforma experimental exascala asociada a MareNostrum 5 (MEEP), el Laboratorio Europeo de Arquitecturas de Computación Abiertas (LOCA), el proyecto eProcessor y el European Processor Initiative (EPI), entre otros.
El proyecto DRAC con número de expediente 001-P-001723 ha sido cofinanciado en un 50% con 2.000.000,00€ por el Fondo Europeo de Desarrollo Regional de la Unión Europea en el marco del Programa Operativo FEDER de Cataluña 2014-2020, con el soporte de la Generalitat de Cataluña.