El maquinari de codi obert dissenyat a Barcelona ja compta amb la segona generació de processadors RISC-V Lagarto
El CSIC participa en la creació d’aquest nou xip, que ha estat batejat amb el nom de DVINO. És la segona generació de xips de codi obert, els primers dissenyats a Espanya, un projecte liderat pel Barcelona Supercomputing Center, amb l’Institut Politècnic Nacional de Mèxic, la Universitat Politècnica de Catalunya, l’Institut de Microelectrònica de Barcelona del CSIC, la Universitat de Barcelona, entre d’altres. Incorpora una reestructuració de el disseny inicial amb major concurrència, així com alguns blocs IP propis.
La nova generació de processadors Lagarto, un xip de codi obert basat en el repertori d’instruccions ISA RISC-V, s’ha enviat a fàbrica a través del programa europeu EUROPRACTICE. El disseny, batejat com DVINO (acrònim del DRAC Vector IN-Order), incorpora moltes novetats en el hardware i suposa una millora del processador que es va llançar fa dos anys. El processador RISC-V Lagarto original prové de l’IPN a Mèxic i és la base d’aquests desenvolupaments inicials liderats pel BSC. És el primer xip processador d’aquestes característiques dissenyat a Espanya.
L’Institut de Microelectrònica de Barcelona (IMB-CNM-CSIC) ha participat en la creació d’aquesta segona generació de processadors Lagarto juntament amb el Barcelona Supercomputing Center (BSC), que lidera el projecte, la Universitat Politècnica de Catalunya (UPC), l’Institut Politècnic Nacional de Mèxic, i la Universitat de Barcelona, entre d’altres. El nou disseny és un dels resultats de el projecte DRAC (Designing RISC-V-based Accelerators for next generation Computers), que busca facilitar el desenvolupament de maquinari de codi obert a Europa, que històricament ha estat depenent de empreses nord-americanes i asiàtiques per suplir aquestes necessitats tecnològiques.
Mitigar la dependència europea en l’àmbit dels processadors
El projecte DRAC compta amb finançament de la Unió Europea, la qual té entre els seus objectius estratègics mitigar la dependència i vulnerabilitat tecnològica europea en l’àmbit dels processadors. Un exemple d’aquesta vulnerabilitat són les recents crisi en el sector, amb escassetat de xips en els principals nodes tecnològics de fabricació situats principalment als Estats Units i Àsia, i les consegüents dificultats de proveïment de processadors.
L’objectiu final del projecte és avançar cap a les estratègies de codi obert i poder oferir en obert els processadors i el codi HDL dels seus dissenys per al seu ús en activitats de formació, investigació i desenvolupament. Aquesta fita d’arribar a un maquinari i un programari en obert, indica Lluís Terés, investigador del CSIC a l’IMB-CNM, "ens ha de portar a una competitivitat més sana, oberta, col·laborativa i, per tant, a millors competències del nostre ecosistema basat en formació, recerca i innovació". Un escenari on "l'empresa haurà de jugar un paper important i relacionar-se amb els altres actors no només en termes de transferència tecnològica, sinó també, i més important, en termes de col·laboració estreta i oberta".
"El nou disseny integra un nucli del Lagarto inicial amb una unitat de processador RISC-V vectorial (VPU, Vector Processor Unit) i incorpora alguns blocs IP propis com un PLL i un ADC-16bits", explica Lluís Terés, que està involucrat en el projecte des del seu inici en 2019.
DVINO ha estat íntegrament dissenyat a Barcelona i les seves principals novetats són l’actualització de la ISA a la versió 2.1, el desenvolupament d’una unitat de processament vectorial, la creació de blocs IP específics, per millorar les freqüències de rellotge (PLL) i facilitar una interfície analògic-digital amb sensors (ADC), així com la incorporació de nous controladors de memòria (SDRAM o HyperRAM). Tot això ha suposat un increment d’àrea de x3.5 sobre el prototip previ en el mateix node tecnològic, CMOS de 65nm.
"El processador DVINO és un pas molt important en l’estratègia del BSC de crear processadors de codi obert desenvolupats a Europa i aptes per a computació d’altes prestacions, l’internet de les coses i altres dominis", explica Miquel Moretó, del BSC i coordinador del projecte DRAC . Aquests plans segueixen endavant amb múltiples projectes liderats pel BSC com la plataforma experimental exascala associada a MareNostrum 5 (Meep), Laboratori Europeu d’Arquitectures de Computació Obertes (LOCA per les sigles en castellà), el projecte eProcessor i l’European Processor Initiative (EPI), entre d’altres.
El projecte DRAC amb número d'expedient 001-P-001723 ha estat cofinançat en un 50% amb 2.000.000,00€ pel Fons Europeu de Desenvolupament Regional de la Unió Europea en el marc de el Programa Operatiu FEDER de Catalunya 2014-2020, amb el suport de la Generalitat de Catalunya.